Empiler en 3D les puces électroniques contenues dans un espace au volume limité, multiplier le nombre de puces électroniques, par exemple dans la carte SIM des téléphones portables, pour en augmenter la capacité et les fonctions (stockages d’information, d’énergie, radio fréquence) dans des temps d’accès très courts aux marchés.
Le projet Smartstack, porté par le pôle Solutions Communicantes Sécurisées (SCS), a été sélectionné pour financement dans le cadre du 6e appel à projets du fonds unique interministériel (FUI).
La loi empirique dite de « Moore » est relative à l’évolution de la puissance des ordinateurs et de la complexité du matériel informatique. Elle prévoit la multiplication par deux de la densité des transistors présents dans un circuit intégré, tous les deux ans. Cet effort a débuté dans les années soixante. Il trouve désormais une limite physique pour des applications complexes faisant appels à des technologies peu compatibles entre elles.
[ Prototype de test hybridé – CEA-LETI. Les puces de la strate 2, de couleur jaune sont assemblées mécaniquement et électriquement sur la plaquette (200 mm) intégrant les puces de la strate 1 ]
Le projet SmartStack visait à mettre en place une technologie qui permette d’empiler les puces électroniques verticalement, afin de fournir des systèmes complexes sous forme de boitier unique. Par exemple, pour les cartes SIM présentes dans les téléphones portables, la puce électronique est limitée par le volume disponible dans la cavité présente sur la carte et par les assemblages mis en œuvre. Le recours à des technologies d’empilements verticaux 3D devait permettre de multiplier le nombre de puces présentes dans la cavité. Ainsi, les capacités et les fonctions accessibles sur ces cartes de nouvelle génération pouvaient être étendues. L’objectif était de développer l’industrialisation des procédés/ équipements pour les différentes applications des SiP ou systèmes dans un boitier*.
Produire le premier prototype de carte SIM avec 2 circuits empilés utilisant cette technologie 3D.
Le consortium a développé et validé les solutions technologiques permettant l’assemblage 3D des strates matérialisées par un prototype intégrant des structures de tests, structures destinées à développer et caractériser la succession des étapes mises en œuvre. Les résultats collectés montrent des caractéristiques géométriques, mécaniques et électriques en accord avec le cahier des charges. Le démonstrateur retenu est constitué d’un assemblage 3D faisant intervenir un microcontrôleur et une mémoire flash. Cet assemblage devant être compatible avec les contraintes d’espace disponible dans la cavité présente dans une carte SIM
Le prototype de validation a permis de développer et caractériser des solutions technologiques 3D requérant des procédés novateurs. La phase « démonstrateur » a permis de valider les concepts sur une application réelle faisant appel à des « puces » issues de l’industrie. Elle montre que l’on peut accéder à des fonctions (ou capacités de mémoires) non réalisables avec les technologies actuelles pour les cartes SIM.
Au-delà de la SIM, ces concepts validés autorisent l’assemblage de fonctions très différentes (digitales, stockage d’information, stockage d’énergie, radio fréquence,…) dans des temps d’accès très courts aux marchés.
La création d’un outil de métrologie « T-MAP DUAL » spécifique aux caractérisations géométriques des empilements de strates, est aujourd’hui commercialisé par Fogale Nanotech.
Démonstrateur Gemalto
[ Puces hybridées, la puce inférieure (repère 2) est la mémoire, la puce supérieure (repère 1) est le microcontrôleur. ]
* Un SiP ou système dans un boîtier, désigne un système de circuits intégrés confinés dans un seul boîtier ou module. Il permet de réaliser la presque totalité des fonctions habituelles d’un système électronique, tels que ceux présents à l’intérieur d’un téléphone mobile, d’un PC, d’un baladeur numérique.
