Samsung Electronics a annoncé la première démonstration mondiale d’un transistor à effet de champ 3D empilé avec un pas de grille de 42 nanomètres. La percée, récompensée du prix du meilleur article, ouvre la voie à des puces logiques plus denses pour l’intelligence artificielle et le calcul haute performance.
Mardi, au VLSI Symposium 2026 d’Honolulu, Samsung Electronics a présenté le premier transistor à effet de champ tridimensionnel empilé doté d’un pas de grille de 42 nanomètres. Une percée technique saluée par le jury de la conférence, qui lui a décerné le prix du meilleur article parmi plus de mille soumissions.
Menée par Donghoon Hwang au sein de l’équipe Logic TD du Centre de recherche en semi-conducteurs de Samsung, l’étude décrit une architecture où des transistors de type N et de type P sont superposés verticalement plutôt qu’alignés côte à côte sur la surface du silicium. Son intitulé exact : « First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications ».
L’empilement vertical contre les limites de la miniaturisation
L’industrie des semi-conducteurs a longtemps progressé en réduisant l’écartement horizontal des transistors. Mais aux échelles nanométriques, les couches isolantes deviennent si fines qu’elles laissent passer des courants parasites. La réponse proposée par Samsung consiste à construire en hauteur : en empilant un transistor N au-dessus d’un transistor P, la densité d’intégration double théoriquement sans rétrécir davantage les dimensions latérales.
Pour y parvenir, les chercheurs ont utilisé des canaux à nanofeuilles empilées en triple couche pour chaque type de transistor, sur une même plaquette. Il s’agit du plus grand nombre de nanofeuilles jamais intégré dans une structure FET complémentaire. Samsung précise que le principe d’empilement tridimensionnel est déjà éprouvé dans ses mémoires flash V-NAND et sa mémoire à haute bande passante (HBM), mais qu’il n’avait encore jamais été transposé aux puces logiques.
Un pas de grille ramené à 42 nanomètres
Le pas de grille de 42 nanomètres franchit une barrière technique : le précédent minimum, établi à 48 nanomètres, appartenait déjà aux toutes dernières générations de procédés industriels. Gagner 6 nanomètres peut sembler modeste en valeur absolue, mais implique, aux dimensions atomiques, un travail considérable sur la maîtrise des effets parasites et des courants de fuite. Samsung indique avoir assuré l’isolation électrique entre le transistor du bas et celui du haut par l’insertion d’une couche diélectrique intermédiaire, et avoir réalisé une connexion directe entre les deux dispositifs superposés.
Le symposium VLSI, qui s’est tenu du 14 au 18 juin, figure parmi les trois plus importantes conférences consacrées à la conception de circuits intégrés. Samsung y partageait la scène avec Intel et TSMC, chaque fondeur présentant ses propres travaux sur l’empilement 3D de transistors, selon des approches divergentes.
Cap sur l’intelligence artificielle
Samsung destine son transistor 3D empilé aux semi-conducteurs logiques de prochaine génération visant les charges de travail liées à l’intelligence artificielle et au calcul haute performance. L’augmentation du nombre de transistors par unité de surface se traduit à la fois par une puissance de traitement accrue et une meilleure efficacité énergétique, deux paramètres devenus centraux dans les data centers contemporains.
L’entreprise sud-coréenne entend poursuivre ses travaux en direction d’une production en volume, sans toutefois articuler de calendrier précis. Une prudence habituelle dans ce secteur, où plusieurs années séparent généralement une démonstration en laboratoire d’une commercialisation effective.
